Билет № 34
$IMAGE1$
Распределитель импульсов (электронный коммутатор) представляет собой счетчик, осуществляющий деление входных импульсов в соответствии с числом каналов усилителя мощности. Требования, предъявляемые к распределителю, можно сформулировать следующим образом:
Распределение импульсов по заданному числу каналов в произвольной комбинации при минимальном количестве элементов; надежная работа в широком диапазоне частот, включая и нулевую; обеспечение реверса с любого импульса без пропуска информации. Наиболее полно указанным требованиям соответствуют транзисторные распределители. Следует отметить, что принцип построения распределителя и элементы, из которых он выполнен, при сохранении числа тактов коммутации не оказывают влияния на выходные характеристики шагового привода.
Выбор основных элементов и варианта распределителя определяется только удобствами согласования его с выходным усилителем, простотой и надежностью схемы. Управление нереверсивным распределителем импульсов осуществляется по одному каналу. Для осуществления реверса ШД необходимо изменять последовательность переключения каналов распределителя и соответственно обмоток ШД, что достигается одним из следующих способов.
В схемах с двумя перекрестными связями и двумя входами наличие импульсов на одном из входов соответствует прямой последовательности переключения, а на другом - обратной. В схемах, где управление реверсивным распределителем производится по одному каналу разнополярными импульсами, реверс ШД осуществляется при изменении полярности входных импульсов. Если управление распределителем осуществляется по одному каналу однополярными импульсами, то изменение направления вращения производится с помощью триггера реверса.
Для управления триггером требуется один канал при разнополярных импульсах или два канала, если используются однополярные импульсы. Наибольшее распространение нашел первый способ реверсирования, отличающийся высокой помехозащищенностью и универсальностью. Второй способ удобно использовать при ограниченном количестве каналов управления. Третий способ реверса имеет наибольшее количество каналов управления и минимальную помехозащищенность, так как потеря информации в канале реверса (или появление импульсной помехи) приведет к неправильной отработке всей серии входных импульсов.
Число каналов распределителя и последовательность их переключения определяются количеством фаз ШД. Он состоит из четырех однотипных ячеек, каждая из которых содержит: транзистор типа П26, нагрузочное сопротивление сопротивление "внешней" связи, линию задержки, диод "внутренней" связи и элементы запуска. осуществляющие логическую операцию И. Для обеспечения надежного запирания база транзистора связана через сопротивление с источником смещения.
Внутренние связи выполнены таким образом, что в открытом состоянии находятся одновременно два транзистора. Импульс, поступающий на любой из входов, проходит на два транзистора, подтверждая состояние одного и открывая другой. И усилителю мощности: Рассмотренная схема является частным случаем m-фазного унифицированного распределителя. Принцип, положенный в основу этих схем, позволяет создать распределители с любым числом тактов коммутации.
Он представляет собой трехстабильный триггер с емкостной коммутацией. Импульсные трансформаторы совместно с диодами и сопротивлениями нагрузки образуют схемы совпадения. Задержка напряжения обратной связи, снимаемого с сопротивления нагрузки, обеспечивается перезарядом коммутирующего конденсатора. Поэтому длительность входного импульса не должна быть больше времени восстановления управляющих свойств тиристора.
При подаче напряжения питания схема устанавливается в исходное состояние за счет заряда конденсатора. Как и в предыдущей схеме, импульс, поданный на любой из входов, поступает на два тиристора, подтверждая состояние одного и включая другой. Импульсы, поступающие на Вход обеспечивают переключение тиристоров в последовательности 1-2-3-1, а на Вход 2- в последовательности 1-3-2-1. Рассмотренная схема может быть использована для непосредственного управления ШД, если нагрузочные сопротивления 100 ом заменить обмотками управления. Принципиальная схема трехтактного тиристорного распределителя.
Усилители мощности: Коммутация обмоток управления ШД производится усилителями мощности. Принцип их построения и типы коммутирующих элементов оказывают значительное влияние на характеристики шагового привода. Шаговый двигатель является разновидностью синхронного с частотным регулированием. Следовательно, для полного использования ШД во всем диапазоне частот и улучшения его энергетических показателей необходимо регулировать величину питающего напряжения. При этом существенно усложняется система привода, снижается ее надежность и увеличивается инерционность регулирования.

Рассмотрим два 4-х битных числа A и B
A = A3A2A1A0
B = B3B2B1B0
Здесь каждая буква с цифрой представляет одну из цифр в числе.
Равенство (эквивалентность)
Двоичные числа A и B будут равны, если все пары значащих цифр обоих чисел равны, т.е.,
A3 = B3, A2 = B2, A1 = B1 и A0 = B0
Так как числа являются двоичными, то цифры являются или 0 или 1. Булева функция для равенства любых двух цифр Ai и Bi может быть выражена как
.
xi равна 1 только если Ai и Bi равны.
Для равенства A и B, все функции xi (для i=0,1,2,3) должны быть равны 1.
Состояние равенства A и B может быть выражено используя операции И, как

Двоичная функция (A=B) равна 1 только если все пары цифр двух чисел равны.
Неравенство (неэквивалентность)
Чтобы определить наибольшее из двух двоичных чисел, мы рассмотрим отношение величин пар значащих цифр, начиная с наиболее значащих битов, последовательно продвигаясь к младшим значащим битам до нахождения неравенства. Когда неравенство найдено, то, если соответствующий бит A равен 1 и такой же бит B равен 0, то мы считаем, что A>B.
Это последовательное сравнение может быть выражено логически как:

Цифровые компараторы (от английского compare — сравнивать) выполняют сравнение двух чисел А, В одинаковой разрядности, заданных в двоичном или двоично-десятичном коде. В зависимости от схемного исполнения компараторы могут определять равенство А=В или неравенства А<В, А>В. Результат сравнения отображается в виде логического сигнала на одноименных выходах.
Цифровые компараторы применяются для выявления нужного числа (слова) в цифровых последовательностях, для отметки времени в часовых приборах, для выполнения условных переходов в вычислительных устройствах, а также в адресных селекторах [18].
Схема одноразрядного компаратора приведена на рис. 9.23. Компаратор состоит из двух элементов НЕ, четырех элементов И и одного элемента ИЛИ-НЕ.

Для исследования компаратора к нему подключен логический преобразователь. Подсоединяя его клемму OUT к каждому выходу компаратора, можно получить таблицу истинности и булево выражение для каждого режима работы компаратора. Для случая А=В, показанного на рис. 9.23, результаты моделирования представлены на рис. 9.24, откуда видно, что условию А=В соответствуют две комбинации сигналов на входе: А=В=1 или А=В=0. Этому условию и отвечает булево выражение на дополнительном дисплее.

Устройство контроля четности
Операция контроля четности двоичных чисел позволяет повысить надежность передачи и обработки информации. Ее сущность заключается в суммировании по модулю 2 всех разрядов с целью выяснения четности числа, что позволяет выявить наиболее вероятную ошибку в одном из разрядов двоичной последовательности. Например, если при передаче кода 1001 произойдет сбой во втором разряде, то на приемном пункте получим код 1101 — такую ошибку определить в общем случае затруднительно. Если же код относится к двоично-десятичному (8-4-2-1), то ошибку легко обнаружить, поскольку полученный код (десятичный эквивалент — число 13) не может в принципе принадлежать к двоично-десятичному.
Обнаружение ошибок путем введения дополнительного бита четности происходит следующим образом. На передающей стороне передаваемый код анализируется и дополняется контрольным битом до четного или нечетного числа единиц в суммарном коде. Соответственно суммарный код называется четным или нечетным. В случае нечетного кода дополнительный бит формируется таким образом, чтобы сумма всех единиц в передаваемом коде, включая контрольный бит, была нечетной. При контроле четности все, естественно, наоборот. Например, в числе 0111 число единиц нечетно. Поэтому при контроле нечетности дополнительный бит должен быть нулем, а при контроле четности — единицей. На практике чаще всего используется контроль нечетности, поскольку он позволяет фиксировать полное пропадание информации (случай нулевого кода во всех информационных разрядах). На приемной стороне производится проверка кода четности. Если он правильный, то прием разрешается, в противном случае включается сигнализация ошибки или посылается передатчику запрос на повторную передачу.
Схема формирования бита четности [8] для четырехразрядного кода показана на рис. 9.25. Она содержит четыре элемента Исключающее ИЛИ, выполняющих функции сумматоров по модулю 2 (без переноса) и состоит из трех ступеней. На первой ступени попарно суммируются все биты исходного кода на входах А, В, С, D. На второй ступени анализируются сигналы первой ступени и устанавливается четность или нечетность суммы входного кода. На третьей ступени полученный результат сравнивается с контрольным сигналом на входе Е, задающим вид используемого контроля, в результате чего на выходе F формируется пятый дополнительный бит четности, сопровождающий информационный сигнал в канале передачи.